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Le langage VHDL - Du langage au circuit, du circuit au langage
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Librairie Eyrolles - Paris 5e
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Le langage VHDL - Du langage au circuit, du circuit au langage

Le langage VHDL - Du langage au circuit, du circuit au langage

Cours et exercices corrigés - Licence 3 - Master - Ecoles d'ingénieur

Jacques Weber, Sébastien Moutault, Maurice Meaudre - Collection Sciences sup

282 pages, parution le 15/03/2007 (3eme édition)

Résumé

L'utilisation d'un langage évolué (Hardware Description Langage, comme VHDL ou Verilog) dans la modélisation et la conception des circuits intégrés numériques est aujourd'hui indispensable. Tous les fabricants de circuits logiques programmables proposent des solutions qui font appel au langage VHDL et les établissements d'enseignement l'utilisent.

La troisième édition de cet ouvrage, entièrement refondue, propose une ouverture vers les "systèmes sur une puce" (Systems on a chip, SOC), qui ont pris depuis quelques années une très grande importance.

Pour découvrir l'ensemble des possibilités offertes par le langage VHDL, le lecteur est invité à suivre un "fil rouge" qui l'amène à réaliser une application facile à implanter dans un circuit programmable. Les tests et les pièges à éviter sont également présentés dans cette démarche d'élaboration d'un nouveau composant numérique.

Cette nouvelle édition s'adresse particulièrement aux étudiants des licences professionnelles EEA, des masters EEA et aux élèves ingénieurs. Des compléments sont disponibles sur le site web des auteurs.

L'auteur - Jacques Weber

Jacques Weber - Maître de conférences à l'IUT de Cachan, diplômé de l'Ecole supérieure d'électricité.

Autres livres de Jacques Weber

L'auteur - Sébastien Moutault

Sébastien Moutault - Professeur agrégé de génie électrique à l'IUT de Bordeaux, ancien élève de l'Ecole Normale Supérieure de Cachan

Autres livres de Sébastien Moutault

L'auteur - Maurice Meaudre

Maurice Meaudre - Ancien chef de travaux à l'IUT de Cachan (décédé)

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Sommaire

  • Modélisation et synthèse : le même langage
  • Conception et vérification, le langage VHDL à travers un projet
  • Simulation de la sémantique du langage VHDL au modèle rétro-annoté vital
  • Le langage VHDL, éléments de syntaxe
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Caractéristiques techniques

  PAPIER
Éditeur(s) Dunod
Auteur(s) Jacques Weber, Sébastien Moutault, Maurice Meaudre
Collection Sciences sup
Parution 15/03/2007
Édition  3eme édition
Nb. de pages 282
Format 17 x 24
Couverture Broché
Poids 505g
Intérieur Noir et Blanc
EAN13 9782100501915
ISBN13 978-2-10-050191-5

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